日本半导体出口管制政策出台：这些设备、材料及技术都将受限！（附清单）

5月23日，日本经济产业省正式公布了《外汇法》法令修正案，将先进芯片制造所需的23个品类的半导体设备列入出口管理的管制对象，上述修正案自今年3月31日正式披露，并接受了为期一个多月的征求意见之后终于在5月23日定稿，并将正式于7月23日实施。

此次正式公布的出口管制政策与之前公布的版本基本一致。被新增列入出口管制设备品类包括：3项清洗设备、11项薄膜沉积设备、1项热处理设备、4项光刻设备、3项蚀刻设备、1项测试设备。

此外，查看原有的出口管制条例（2022年12月6日生效），部分碳化硅、金刚石、光刻胶等相关半导体材料，高质量的12吋半导体硅片制造、EUV、GAAFET相关EDA软件、32位及以上处理器内核等相关半导体技术，以及高性能计算机及组件也都在出口管制之列。

一、受出口管制的半导体制造设备：

1、光刻相关设备

（1）一种用于处理晶圆的步进重复式、步进扫描式光刻机设备，属于光学方式的曝光装置或使用了X射线的曝光装置中的以下任一种：
    a、光源波长小于193纳米（芯智讯注：目前的DUV光刻机光源波长都是193纳米）；
    b、用纳米表示的光源的波长乘以0.35得到的数值除以数值孔径的值得到的数值在45纳米以下。

（芯智讯注：依照瑞利公式，光刻机分辨率为 R=kλ/NA ，即分辨率=K1×光源波长/数值孔径。此处，日本将K1设定为0.35，并要求分辨率低于45纳米。而ASML预计可以对华销售的浸没式光刻机NXT1980系列的分辨率为38纳米左右。也就是说，日本对于光刻机的出口限制比荷兰还要严苛，直接将浸没式光刻机全部列入了限制出口范围。）

（2）一种用于制造防尘薄膜（Pellicle）组件（仅限于为使用EUV制造集成电路的装置而特别设计的装置）的装置；

（3）一种被用于EUV抗蚀剂（光刻胶）的涂敷、成膜、加热或显影的装置；

以下为非新增项目：

（4）可实现45纳米以下线宽的压印光刻装置。（芯智讯注：除了传统的光刻机之外，目前日本还在发展纳米压印技术。具体可查看芯智讯此前文章：《不用EUV光刻机也能造5nm芯片？铠侠携手NDP与佳能力推NIL技术》）

（5）设计成能够制造掩模的设备，被应用在使用电子束、离子束或激光的设备中，属于以下任一种的设备：
    a、照射面半值全宽的直径小于65纳米，且图像位置误差（平均值加上三西格玛）小于17纳米；
    b、已删除；
    c、掩模上的第二层重合误差（平均值加上三西格玛）小于23纳米。

（6）设计成能够以直接描绘方式制造半导体元件或集成电路的设备，在使用电子束的设备中，属于以下任一种：
    a、照射面直径在15纳米以下的；
    b、重合误差（平均值加上三西格玛）在27纳米以下的。

2、蚀刻设备

（1）一种用于干蚀刻的装置，属于以下任一种：

   a.为各种向性干蚀刻用而设计或改造的装置，其中硅锗（SiGe）对硅的蚀刻选择性的比率为100倍以上；

   b.为各种异向性干蚀刻而设计或改造的装置，符合以下全部内容：

      具有一个以上高频脉冲输出电源的电器；

      具有一个以上切换时间小于300毫秒的高速气体切换阀；

      具有静电吸盘（仅限于具有可单独控制温度的区域为20以上的吸盘）

（2）一种为湿法刻蚀而设计的装置，其中硅锗对硅的刻蚀选择性比例为100倍以上；

（3）一种为异向性蚀刻而设计的装置，且对于电介质的材料，蚀刻深度相对于蚀刻宽度的比率超过30倍，并且该蚀刻宽度的尺寸能够形成小于100纳米的形状，符合以下全部要求的装置：

   a.具有一个以上高频脉冲输出电源的电器

   b.具有一个以上切换时间小于300毫秒高速气体切换阀

3、薄膜沉积设备

原有的限制：

属于以下任何一种情况的晶体外延生长设备：

（1）设计或改性以形成硅以外的薄膜，在75毫米或更长的长度上绝对厚度公差小于2.5%；
（2）有机金属化学气相沉积反应器，其中外延生长具有以下两种或两种以上元素的化合物半导体：铝、镓、铟、砷、磷、锑或氮；
（3）使用气源或固体源的分子束外延生长装置。

新增限制如下：

作为成膜装置（薄膜沉积设备），属于以下任一种的装置：

（1）设计为利用电镀形成钴（Co）膜；

（2）一种化学气相生长装置，其设计为：在通过自下而上成膜填充钴（Co）或钨（W）的工序中，填充的金属的空隙或接缝的最大尺寸为3纳米以下；

（3）一种设计成通过在单一的腔室内的多个工序形成金属接触层（膜）的装置，符合以下全部要求的装置：

   a.一边将芯片基板温度维持在超过100度且低于500度，一边使用有机金属化合物成钨膜层；

   b.具有使用氢（包括氢和氮或氨的混合物）的等离子体的工序的物质。

（4）一种半导体制造装置，其是通过多个腔室或站内多个工序成膜的装置，且在多个工序间设计为能够维持0.01帕斯卡以下的真空状态或惰性环境（以下称为特定半导体制造装置）中设计为通过下述所有工序形成膜金属接触层（符合条件的除外）：

   a.使用氢（包括氢和氮或氨的混合物）的等离子体进行表面处理，同时将晶片的基板温度维持在超过100度且低于500度。

   b.一边将芯片基板温度维持在超过40度且低于500度，一边利用使用氧或臭氧的等离子体进行表面处理的工序；

   c.一边将芯片的基板温度维持在超过100度且低于500度，一边成钨膜层的工序。

（5）特定半导体制造装置中，为通过以下所示的所有工序形成金属膜的接触层而设计的装置（适用的装置除外）：

   a.使用远程等离子体源及离子过滤器进行表面处理工序；

   b.使用有机金属化合物在铜上选择性地形成钴膜层的工序。

（6）特定功函数的金属（指用于控制晶体管阈值电压的材料，下同）的原子层沉积装置，符合以下全部内容：

  a.符合以下所有条件的：两种或多种金属源中具有一种或多种为铝前体设计的源；具有设计成在超过45度温度下工作的前体容器的容器。

  b.特定功函数金属成膜的装置，符合以下全部内容：成膜碳化钛铝；4.0电子伏特以上的功函数。

（7）特定半导体制造装置中，为通过以下所示的所有工序成膜金属的接触层而设计的装置（符合条件的装置除外）：

   a.使用有机金属化合物形成氮化钛或碳化钨层的工序，同时将芯片的基板温度维持在超过20度且低于500度；

   b.一边将芯片基板温度维持在低于500度，一边以超过0.1333Pa（帕斯卡）至13.33 Pa的压力下通过溅射法形成钴膜层的工序；

   c.一边将芯片的基板温度维持在20度以上且低于500度，在133.3Pa至13.33KPa的压力下使用有机金属化合物形成钴膜层的工序。

（8）特定半导体制造装置中，为通过以下所示的所有工序形成铜配线而设计的装置（符合条件的装置除外）：:

  a.在将芯片基板温度维持在超过20度且低于500度的同时，在133.3Pa至13.33KPa的压力下使用有机金属化合物成钴或钌膜层的工序；

  b.一边将芯片的基板温度维持在低于500度，一边在0.1333Pa至13.33Pa的压力下使用物理气相沉积法形成铜膜层的工序

（9）设计成使用有机金属化合物选择性地成膜阻挡膜或衬垫原子层沉积装置。

（10）一种原子层沉积装置（不包括符合条件的装置），其设计成在绝缘膜与绝缘膜的间隙（仅限于深度相对于宽度的比例超过5倍，且该宽度小于40纳米的装置）中填充钨或钴，以避免在绝缘膜与绝缘膜的间隙（宽度的比例超过5倍且该宽度小于40纳米的装置）中产生空隙。

（11）设计成在0.01帕斯卡以下的真空状态或惰性气体的环境中成膜金属层的装置，符合以下全部的装置：

（1）通过化学气相沉积法或周期性沉积法形成氮化钨层，同时将芯片的基板温度维持在超过20度且低于50度。

（2）在133.3Pa至53.33KPa的压力下，通过化学气相沉积法或周期性沉积法形成钨层，同时将芯片的基板温度维持在超过20度低于500度。

（12）设计成在0.01帕斯卡以下的真空状态或惰性气体的环境中成膜金属层的装置，符合以下任一种：

    a.不使用阻挡膜而选择性地生长钨

    b.不使用阻挡膜而选择性地生长钼

（13）设计成一边将芯片的基板温度维持在超过20度且低于500度，一边使用有机金属化合物成膜钌层的装置；

（14）空间原子层沉积装置（仅限于具有旋转轴芯片的支撑台的装置），属于以下任一种的装置：

    a.通过等离子体成膜原子层；

    b.具有等离子体源材料；

    c.具有用于将等离子体封闭在等离子体照射区域的等离子体屏蔽或机构的物质。

（15）通过在与设置有在40度以上65度以下的温度下成膜的装置或芯片的不同的空间中产生的自由基促进化学反应而成膜的装置，设计为形成符合以下全部的含有硅及碳的膜：

    a.介电常数低于5.3；

   b.在水平方向开口部尺寸小于70纳米的图案中，深度相对于该尺寸的比率超过5倍；

   c.图案间距小于100纳米的结构

（16）用于掩模（仅限于特别设计用于使用极端紫外制造集成电路的装置）的多层反射膜通过离子束蒸镀或物理气相沉积法成膜而设计的装置；

（17）硅（含碳）或硅锗（含碳）的外延生长装置；

    a.具有多个腔室，且在多个工序间能够维持0.01Pa以下真空状态或水和氧的分压小于0.01Pa的惰性环境

    b.作为预处理，具有一个以上为清洁芯片表面而设计的腔室；

    c.外延生长工作温度在685度以下。

（18）设计为利用等离子体成膜厚度超过100纳米且应力小于45MPa的碳硬掩模的装置；

（19）钨膜（仅限于氟原子数每立方厘米小于10的19次方的膜）被设计为通过使用等离子体的原子层沉积法或化学气相生长法成膜的装置；

（20）金属布线间间隙（仅限于宽度小于25纳米且深度超过50纳米的材料）中相对介电常数小于3.3的低介电层以不产生空隙的方式使用等离子体成膜的装置；

4、热处理设备

在0.01Pa以下的真空状态下工作的退火装置，属于以下任一种：

1、通过实施铜回流（Reflow），能够使铜布线的空隙或接缝最小化或消除；

2、通过实施钴或钨的填料金属的回流，可以使空隙或接缝最小化或消除的；

5、清洗设备

1、设计成在0.01Pa以下的真空状态下，除去高分子残留和氧化铜膜，并且使铜的成膜更可靠的装置；

2、一种具有多个腔室或工位的装置，设计为通过干燥工艺进行除去表面氧化物的预处理，或者设计为通过干燥工艺除去表面的污染物；

3、具有在芯片表面改性后进行干燥工序的单片式湿式清洗装置。

6、检测设备

被设计成检查用于EUV曝光的光掩膜版（Mask Blanks）的检测设备、或者“带有图案的掩膜”的检测设备。

7、离子注入设备（非新增）

属于以下任何一种情况的离子注入机：

（1） 已删除；
（2）注入氢、氘或氦时，光束能量为20千伏以上，光束电流为10毫安以上；
（3）可以直接绘制的项目；
（4）将氧气注入加热半导体材料的衬底时，光束能量为65千伏或更高，光束电流为45毫安或更高；
（5）将硅注入加热到600摄氏度或更高的温度的半导体衬底中时，光束能量为20千电子伏或更高，光束电流为10毫安或更高。

8、晶圆传输设备（非新增）

 能够自动装载晶圆的多室晶圆运输中心装置，属于以下（1）和（2）：

（1） 属于前面薄膜沉积设备或离子注入设备中的任何一个的半导体制造设备，并且具有用于装卸晶圆的连接，其设计为可以连接三个或更多不同的单元（仅限于能够连接具有不同功能的单元的单元）；
（2）设计为集成在真空状态下的设备，用于多个晶圆的顺序加工。

二、受出口管制的半导体材料

1、在基板上具有属于以下任何一项的物质的多层膜晶体，并且该晶体被外延生长，这将是异质外延材料（对应于氮化镓，氮化铟镓, 氮化铝镓, 氮化铟铝, 氮化铟铝镓, 磷化镓, 砷化镓, 砷化铝镓, 磷化铟, 磷化铟镓, 磷化铝铟或磷化铟 (仅限于铝/镓)，除了那些有一个或多个P型外延层，且P型外延层不夹在N型层之间。）
（1）硅
（2）锗
（3）碳化硅
（4）III-V 族化合物（限于镓或铟化合物）
（5）三氧化二镓
（6）金刚石

2、属于以下任何一项的抗蚀剂（光刻胶）或涂有它们的基材。

（1）用于半导体光刻并具有以下任何一项的抗蚀剂：
   a、针对波长大于等于 15 nm 小于 193 nm 的光使用而优化的正型抗蚀剂；
   b、针对波长大于 1 nm 且小于 15 nm 的光使用而优化的抗蚀剂

（2）设计用于电子束或离子束的抗蚀剂，灵敏度为每平方毫米 0.01 微库仑或更小；
（3）已删除；
（4）表面成像技术的优化抗蚀剂；
（5）设计或优化用于属于第 17 f(2) 项的压印光刻设备的热塑性或光固化抗蚀剂；

3、属于下列任何一项的有机金属化合物或有机化合物：
（1）纯度大于99.999%的铝、镓或铟的有机金属化合物
（2）纯度超过99.999%的磷、砷或锑的有机化合物

4、纯度超过99.999%的磷、砷或锑的氢化物（含惰性气体或氢气20%以上者除外）。

5、碳化硅、氮化镓、氮化铝、氮化铝镓、三氧化二镓或金刚石的半导体衬底或锭、晶锭或其他预制棒，在20度的温度下电阻率超过10000欧姆·厘米。

6、在20℃时电阻率超过10000欧姆·厘米的多晶衬底或多晶陶瓷衬底中，硅、碳化硅、氮化镓、氮化铝、氮化铝镓等非外延单晶层中至少有一层的三氧化二镓或金刚石。

7、前两项所列衬底，其外延层至少为一层或多层碳化硅、氮化镓、氮化铝、氮化铝镓、三氧化二镓或金刚石（上面第1项除外）。 

三、受出口管制的半导体技术：

1、特别设计的计算机光刻程序，用于设计或使用极紫外光（EUV）制造集成电路的装置的掩模或标线图案的。

2、一种双绝缘体由二氧化硅构成的集成电路的基板，具有绝缘体上硅结构的基板的设计或制造所涉及的技术（程序除外）

3、微处理器、微型计算机或微控制器的核心，在逻辑运算单元的访问宽度的位数为32位以上的处理器中，设计或制造符合以下任一项的处理器所需的技术（程序除外）
（1）一种设计成能够同时实现超过两个浮点矢量运算处理的矢量运算器；
（2）被设计为每一个循环可以实现超过四个64位以上的浮点运算处理的；
（3）为了能够实现每循环超过八个的16位定点积和运算处理而设计的技术。

4、特别设计用于在一毫秒内从电磁脉冲或静电放电中断恢复到正常状态而不丧失操作连续性的程序。

5、直径300毫米的硅晶圆，在排除外周2毫米以下区域后，在长26毫米、宽8毫米的长方形区域的硅晶圆表面的任意切片、研磨、拋光技术下，平面平整度达到20纳米以下所需的技术（不含程序）。

6、专为设计具有环绕栅极（GAAFET）结构的集成电路而设计的ECAD程序，属于以下任何一项

（1）专为实现 GDSII 或等效数据库文件格式的寄存器传输级 (RTL) 而设计；
（2）专为优化所设计集成电路的数据处理中的功耗或传输数据所需的时间而设计。

7、外汇令附表第7 (4)项经济产业省令规定的技术，是指与使用电子元件的设计或制造相关的技术(程序除外)超导材料。

8.、外汇令附表第 7 项(5)项经济产业省令规定的技术属于下列任何一项。

（1）已删除
（2）与真空微电子器件设计或制造相关的技术（不含程序）
（3）异质结半导体器件（不包括工作频率低于31.8GHz的高电子迁移率晶体管或异质结双极晶体管）设计或制造相关技术（不含程序）
（4）与使用金刚石、碳化硅或氧化镓的电子设备部件基板相关的设计或制造技术（程序除外）

（5）工作频率为31.8GHz及以上的真空电子器件（包括速调管、行波管及其衍生物）的设计或制造相关技术（不含程序）

四、受出口管制的计算机及组件

1、属于以下任何一项的计算机或其附属设备或其组件：
（1）设计用于超过 85 摄氏度或低于 -45 摄氏度的温度的产品
（2）旨在防止辐射影响并属于以下任何一项的产品

    a、设计用于承受以硅计的总吸收剂量超过 5,000 Gy 的辐射照射：
    b、 设计成硅的吸收剂量超过每秒 5,000,000 Gy，从而不会因辐射照射而发生损坏
    c、旨在使由于单个事件故障引起的错误率小于每天每比特的百万分之一的 1/100

2、已删除

3、为提高数字计算机的功能而设计的零件、其附件或属于以下 (2)、(3) 或 (7) 中任何一项的数字计算机，或这些组件（以下不包括那些属于在（8）到（10）中的任何一个及其部分下）。

（1）已删除

（2）最大加权性能超过70万亿次有效运算的数字电子计算机。
（3）为提高数字电子计算机功能而设计的组件，通过聚合计算元素，最大加权性能超过70万亿次运算（最大性能超过70万亿次有效运算，专为数字电子计算机或家庭计算机设计的除外）。
（4）已删除
（5）已删除
（6）已删除
（7）为提高数字计算机的运算处理能力而设计用于在多台数字计算机之间传输数据的数字计算机附属设备，其中传输数据的传输速度超过每秒2GB。
（8）内置于其他设备中并且对设备的运行必不可少的东西，但不是设备的主要元素。
（9）内置于其他设备中的对于设备运行必不可少的，其功能仅限于设备的信号处理或图像增强的那些。
（10）出口订单附表1、9所列第(1)至(3)项或第(5)至(5-5)项所列货物中内置的，且为操作设备所必需的。

4、符合以下任何一项的计算机或其辅助设备或部件：
（1）脉动阵列计算机
（2）神经计算机
（3）光学计算机

5、为创建、命令和控制或分发入侵程序而专门设计或修改的计算机或其附属设备或部件。

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值得注意的是，在3月31日该出口管制政策正式被日本官方披露时，日本经济产业大臣西村康稔曾强调，此举并不是与美国协调的结果，也不是为了遏制中国，“这些出口管制适用于所有地区，并不是针对任何一个国家。”该政策是为了阻止先进技术被用于军事目的。

而此次正式公布的版本也没有明确将中国等特定国家和地区指定为管制对象，除面向友好国家等42个国家和地区之外，其余都需要个别许可，因此对中国大陆的出口实际上是受限的。

5月23日当天，商务部新闻发言人也就日本正式出台半导体制造设备出口管制措施一事进行了回应称：

“我们注意到，日本政府正式出台针对23种半导体制造设备的出口管制措施，这是对出口管制措施的滥用，是对自由贸易和国际经贸规则的严重背离，中方对此坚决反对。

在日方措施公开征求意见期间，中国产业界纷纷向日本政府提交评论意见，多家行业协会公开发表声明反对日方举措，一些日本行业团体和企业也以各种方式表达了对未来不确定性的担忧。但令人遗憾的是，日方公布的措施未回应业界合理诉求，将严重损害中日两国企业利益，严重损害中日经贸合作关系，破坏全球半导体产业格局，冲击产业链供应链安全和稳定。

日方应从维护国际经贸规则及中日经贸合作出发，立即纠正错误做法，避免有关举措阻碍两国半导体行业正常合作和发展，切实维护全球半导体产业链供应链稳定。中方将保留采取措施的权利，坚决维护自身合法权益。”

此事对于中国半导体产业具体影响，也可参看芯智讯此前文章《日本将限制23项半导体设备出口！对中国半导体产业影响几何？》

编辑：芯智讯-浪客剑

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